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http://repositorio.ucsg.edu.ec/handle/3317/9915Affichage complet
| Élément Dublin Core | Valeur | Langue |
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| dc.contributor.advisor | Andrade Reyes, Marcos Aurelio | - |
| dc.contributor.author | Amaguaya Colcha, Verónica Elizabeth | - |
| dc.contributor.author | Burgos Acosta, Luis Alberto | - |
| dc.contributor.author | Espinoza Espinosa, Byron Ernesto | - |
| dc.contributor.author | Fernández De La S, Jorge Enrique | - |
| dc.contributor.author | Nivela Villarroel, Nadia Estefania | - |
| dc.contributor.author | Torres Tobar, Mildred Elizabeth | - |
| dc.date.accessioned | 2018-03-13T17:24:11Z | - |
| dc.date.available | 2018-03-13T17:24:11Z | - |
| dc.date.issued | 2010 | - |
| dc.identifier.uri | http://repositorio.ucsg.edu.ec/handle/3317/9915 | - |
| dc.description | Antiguamente el diseño e implementación de un sistema digital complejo era muy tedioso y podría llevar mucho tiempo desde su inicio hasta su culminación. Hoy en día con la aparición de las herramientas de síntesis y simulación los ingenieros especializados pueden terminar un diseño en corto tiempo disminuyendo costos y aumentando la productividad. En este trabajo se muestra el diseño de un analizador lógico implementado en un FPGA utilizando como entrada de diseño VHDL. La herramienta de síntesis y simulación que se utilizo fue el ISE 10.1 y pertenece a la empresa líder en lógica programable XILINX. Entre sus características podemos mencionar la reducción de tamaño y costo, además de facilitar el diseño de sistemas complejos y el tiempo de diseño se reduce en gran medida. Con esto el producto se puede enviar al campo de trabajo en poco tiempo y modificarlo si así se requiere, ya que un gran número de ellos son reprogramables. | en_US |
| dc.format | application/pdf | en_US |
| dc.language.iso | spa | en_US |
| dc.publisher | Universidad Católica de Santiago de Guayaquil | en_US |
| dc.rights | info:eu-repo/semantics/openAccess | en_US |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-sa/4.0/ | en_US |
| dc.subject | DISEÑO DE SISTEMAS | en_US |
| dc.subject | FILTROS DIGITALES | en_US |
| dc.subject | PROCESAMIENTO DIGITAL DE SEÑALES | en_US |
| dc.subject | DISPOSITIVOS LÓGICOS | en_US |
| dc.title | Diseño e implementación de un filtro digital (FIR) orientado al uso del laboratorio de procedimiento de señales digitales (PSD). | en_US |
| dc.type | info:eu-repo/semantics/bachelorThesis | en_US |
| Collection(s) : | Trabajos de Titulación - Carrera de Ingeniería en Telecomunicaciones | |
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| Fichier | Description | Taille | Format | |
|---|---|---|---|---|
| T-UCSG-PRE-TEC-ITEL-255.pdf | 2,39 MB | Adobe PDF | Voir/Ouvrir |
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