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http://repositorio.ucsg.edu.ec/handle/3317/1597Registro completo de metadatos
| Campo DC | Valor | Lengua/Idioma |
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| dc.contributor.advisor | Ruilova Aguirre, Luzmila | - |
| dc.contributor.author | Asanza Briones, Angel Steven | - |
| dc.date.accessioned | 2014-06-30T15:41:24Z | - |
| dc.date.available | 2014-06-30T15:41:24Z | - |
| dc.date.issued | 2012-07 | - |
| dc.identifier.uri | http://repositorio.ucsg.edu.ec/handle/3317/1597 | - |
| dc.description | El estudio del diseño vhdl es capaz de simular perfectamente el comportamiento lógico de un circuito por lo que el estudiante de ingeniera en telecomunicaciones se darán cuenta del proceso en el ámbito estudiantil y laboral se tomara características especificas en el hardware que se requiere utilizar, para el estudio del diseño vhdl utilizaremos una herramienta de trabajo Quartus II de altera. Con este trabajo pretendemos, además, que el lector en general y los estudiantes de ingeniería en telecomunicaciones en particular, dispongan de una herramienta operativa para comprobar la valides de su hardware. Por ejemplo, como lenguaje de entrada para las herramientas de síntesis CAD, tales como VHDL Logic Synthesis de Synopsys Inc., Autologic de Mentor Graphics o Metamor, utilizadas en el diseño automático de circuitos integrados. Para analizar y medir diferentes modelos de procesadores segmentados, RISC, vectoriales, superescalares, sistólicos, VLIW- y multiprocesadores, así como arquitecturas especificas de la aplicación. O bien para el estudio de modelos no interpretados de análisis del rendimiento de configuraciones de sistemas.En pocas palabras, disponer de un lenguaje que permita llevar al terreno operativo los conocimientos del dominio del hardware, de la misma manera que un lenguaje de propósito general como Pascal o Modula lo hace con los conocimientos del dominio del software. | en_US |
| dc.language.iso | spa | en_US |
| dc.rights | info:eu-repo/semantics/openAccess | - |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-sa/4.0/ | - |
| dc.subject | CIRCUITOS | en_US |
| dc.subject | DISEÑO VHDL | en_US |
| dc.subject | GRÁFICOS POR COMPUTADOR | en_US |
| dc.subject | INGENIERÍA ELECTRÓNICA | en_US |
| dc.subject | LENGUAJE DE PROGRAMACIÓN | en_US |
| dc.title | Herramienta FPGA para el diseño en bloques y programación VHDL en la asignatura de Sistemas Digitales I. | en_US |
| dc.type | info:eu-repo/semantics/bachelorThesis | en_US |
| Aparece en las colecciones: | Trabajos de Titulación - Carrera de Ingeniería en Telecomunicaciones | |
Ficheros en este ítem:
| Fichero | Descripción | Tamaño | Formato | |
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| T-UCSG-PRE-TEC-ITEL-17.pdf | 19,7 MB | Adobe PDF | Visualizar/Abrir |
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